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SynphonyHLS为ASIC和FPGA架构生成最优化RTL代码系统设计万芳

发布时间:2020-02-14 12:37:16 阅读: 来源:冲床厂家

Synphony HLS为ASIC和FPGA架构生成最优化RTL代码 - 系统设计 - 电子工程网

新思科技公司高层级综合法和系统级别营销总监Chris Eddington介绍说,Synphony HLS解决方案可显著地改变ASIC和FPGA在系统验证和嵌入式软件开发中的应用方式。传统的HLS方法继续承担着重要的硬件工程资源,将算法翻译成RTL,在ASIC和FPGA芯片上进行运行。Synphony HLS能够用MATLAB进行高层级仿真和产品编码,这意味着以往要用数月或数年的时间从仿真到达硬件,现在使用Synphony HLS解决方案仅用几小时或几天的时间就能够完成。

Chris Eddington说,这主要原因是Mathworks的MATLAB环境能够在极高的抽象层级上进行简洁地行为表达,现已被广泛地用于算法探索和设计。在这种环境下开发的M语言模型通常在RT 层级 (RTL)下被进行重新编码和重新验证,有些情况下用C/C++进行实施和验证。与效率低下和容易出错的人工重新编码流程不同,Synphony HLS直接从高层次的M语言编码和Synphony HLS — 优化的IP模型库中创建可执行的RTL和C模型。通过采用独特的约束驱动的定点传播功能,设计师们可以快速和直观地从高层次浮点M码的可综合子集中获得定点模型。然后Synphony HLS引擎将合成已从架构上进行了优化的RTL,以满足面积、速度和功耗等目标要求。Synphony HLS允许设计师们能够保留他们喜欢的算法建模语言,无需重新编码和重新验证模型,从而确保了早期的系统级别的验证和核查。

据了解,Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构,同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制,通过在语言和模型边界(包括M语言和IP模块)以及整个设计层次上应用排线、编制和约束优化,HLS引擎能够在多层级上进行自动优化。

针对ASIC设计,Synphony HLS具备新的先进的时序评估功能,在给定的ASIC技术下,能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。对FPGA的设计,Synphony HLS还可为广泛的FPGA产品系列(例如Actel, Altera, Lattice, 和Xilinx等FPGA厂商)提供先进的时序和特定器件优化。这包括在当今FPGA器件中,硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。

Chris Eddington表示,“有了Synphony HLS,我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案,设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”

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